ISC 2019 - FPGAでのPositの実装

ISC 2019 - FPGAでのPositの実装
ISC 2019でのGustafson教授の発表に続いて、理研R-CCSのプロセサ研究チームのArtur Podobas研究員がFPGAでのPositの実装についての発表を行ったした。元々、Podobas氏は東工大の松岡研究室でPositを研究していた人で、松岡先生の理研R-CCS所長への転任に伴いR-CCSに移られたようである。

ムーアの法則の終焉が近づき、ハードウェアを増やすことが難しくなってきており、効率の高いハードウェアとして、より短いデータ表現を使ったデータ処理に関心が集まっている。データ表現の変更は色々な影響があるので、実験をして、本当に問題ないかを検証する必要がある。

しかし、シミュレーションでは実行速度が遅く、多数のケースでの実験が困難である。ASICで作れば実行速度は速くなるがお金も時間もかかるということで、FPGAでPosit演算器を作って評価したという論文である。

Podobas氏は、ハードウェア記述言語でPositの演算器を記述し、FPGAで実装した。

次の図はPositの乗算器を示す。右の図のように、デコードロジックで入力のPosit数をMantissaとRegion(指数部に相当)に分割して、乗算器に送って積を計算する。この積の計算はIEEE 754の乗算器とほぼ同じである。そして、エンコードロジックで、積をPosit数に変換して出力する。

この乗算器のハードウェア量は、Posit16の場合、ロジックブロックが206個とDSP(基本の整数の掛け算を行う)が1個、Posit32ではロジックブロックが484個で、DSPが2個必要である。パイチャートに各ロジックブロックがどの部分に使われているかの比率が載っている。

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